VLSI技術及電路研討會　台積電發布新興記 - 工程師

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VLSI技術及電路研討會9日京都登場　台積電發布新興記憶體等重要論文
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台積電宣布將在日本舉辦的2019年VLSI技術及電路研討會(2019 Symposia on VLSI
Technology & Circuits)發表新興記憶體、二維材料、以及系統整合技術的研究論文。

VLSI技術及電路研討會為微電子領域中頂尖的年度國際會議，2019年將於6月9~14日在日
本京都舉行，會中邀請台積電發表專篇論文闡述嵌入式磁阻式隨機存取記憶體(eMRAM)的
研究現況，台積電另有三篇論文也獲得大會肯定選為亮點論文，共同探討2019年研討會的
主題「將半導體推向極限，實現無縫聯結新世界」。

台積電受邀發表以「嵌入式磁阻式隨機存取記憶體技術近期進展與未來方向」為題的論文
，闡述一項有望取代即將面臨微縮極限的嵌入式快閃記憶體的技術──非揮發性eMRAM。
論文陳述了具備銲錫迴焊(SolderReflow)能力的22奈米eMRAM的研究成果，此項技術能夠
在封裝過程中承受銲錫高溫，而且製造過程中預存的記憶體資料並不會在高溫封裝過程中
流失。

相較於28奈米嵌入式快閃記憶體，具備銲錫迴焊能力的22奈米eMRAM大幅減少所需增加的
光罩層，其寫入資料速度與可靠度亦高度提升，相當適合應用於重視保留預存資料的產品
，例如穿戴式及物聯網裝置。同時，亦提出若不需具備銲錫迴焊能力，有機會可更大幅降
低eMRAM寫入資料功耗及讀取時間，而且仍能維持其非揮發性，呈現非揮發性的隨機存取
記憶體的特性，諸多應用例如低耗電機器學習推論處理器皆能夠受惠於上述特性。

論文亮點方面，3奈米及更先進製程電晶體微縮面臨的主要挑戰之一，在於電晶體電子流
通的通道不但要更短，同時也必須更薄，以確保良好的開關閘行為，因此衍生了二維通道
材料的研究。

台積電發表的「直接使用通道區域選擇性CVD成長法在SiOx/Si基板上製造的40nm通道長度
上閘極WS2pFET的首次展示」論文，展示了使用一種有潛力的二維材料二硫化鎢(WS2)進行
大量生產的可能性，利用產業所熟悉的的化學氣相沉積(CVD)半導體製程直接在矽晶基板
上製造WS2短通道電晶體。

原本生產WS2薄膜的傳統製程要求將材料先沉積於藍寶石基板，移除之後再放置於矽晶圓
之上，相較之下，通道區域選擇性CVD提供了更加簡易的量產方法。本論文有助於量產未
來世代電晶體的研究方向。

其他兩篇亮點論文則是以整體系統層次出發，藉由小晶片(Chiplet)的組合建構出系統而
非個別電晶體的方式來解決微縮的挑戰。不同於系統單晶片(SoC)將系統的每一個元件放
在單一裸晶上，小晶片是將不同的功能分散到可以不同的製程技術生產的個別微小裸晶，
提供了靈活性與節省成本的優勢，且面積小的裸晶具有更好良率。為了達到與SoC相當的
效能，小晶片必須能夠透過密集、高速、高頻寬的連結來進行彼此溝通。

台積電更以「適用於高效能運算的7nm 4GHz Arm核心CoWoS小晶片設計」為題的論文，詳
細介紹了CoWoS先進封裝解決方案中的7奈米雙小晶片系統。每個小晶片內建運作時脈4GHz
的Arm核心以支援高效能運算應用，晶片內建跨核心網狀互連運作時脈可達4GHz。

小晶片之間的連結則是透過台積電獨特的
Low-voltage-In-Package-INterCONnect(LIPINCON)技術，資料傳輸速率達8Gb/s/pin，並
且擁有優異的功耗效益，相較於最近其他論文所展示的類似連結解決方案的效能範圍則介
於2Gb/s/pin至5.3Gb/s/pin。

最後，「3D多晶片與系統整合晶片(SoIC)的整合」論文則是揭露了完整的三維(3D)整合技
術，此項系統整合晶片解決方案將不同尺寸、製程技術、以及材料的已知良好裸晶直接堆
疊在一起。相較於傳統使用微凸塊的三維IC解決方案，台積電的系統整合晶片的凸塊密度
與速度高出數倍，同時大幅減少功耗。

系統整合晶片是前段製程整合解決方案，在封裝之前連結兩個或更多的裸晶。因此，系統
整合晶片組能夠利用整合型扇出(InFO)或CoWoS的後端先進封裝技術來進一步整合其他晶
片，打造一個強大的「3D x 3D」系統級解決方案。

此外，台積電亦對高通(Qualcomm)發表的論文「7奈米行動系統單晶片、5G平台技術及設
計共同開發支援PPA與可製造性」做出貢獻，闡述高通驍龍SDM855行動系統單晶片及採用7
奈米FinFET技術的全球第一個商用5G平台。


心得/評論：
相較於三星在晶圓代工論壇大會上的大動作宣揚自身技術，台積電則是對於未來技術藍圖
布局縝密且清楚揭露，技術推進均按既定時程，並且擁有先進製程、封測等一條龍服務，
目前具指標性且需要用上高價先進製程的蘋果、高通、超微、賽靈思與博通等，仍持續採
用台積電7奈米與5奈米製程技術。

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